Considerando
la pipeline MIPS vista a lezione, si consideri il seguente frammento
di codice:
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loop: |
LW |
$1, 0($2) |
R1← mem[0+[R2]] |
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ADDI |
$1,$1, 1 |
R1← [R1] + 1 |
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SW |
$1, 0($2) |
mem[0+[R2]] ← [R1] |
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ADDI |
$2, $2, 4 |
R2← [R2] + 4 |
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SUB |
$4, $3, $2 |
R4← [R3] - [R2] |
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BENZ |
$4, loop |
if([R4] != 0) PC ← indirizzo(loop) |
assumendo che il valore iniziale di R3 sia R2+396.
Mostrare come evolve la pipeline durante l'esecuzione del codice per le prime 6 istruzioni eseguite, assumendo:
possibilità di forwarding, così come visto a lezione per la pipeline MIPS;
che il salto condizionale (BENZ) sia trattato con stallo della pipeline fino al calcolo dell'indirizzo target.
Si calcoli inoltre il numero totale di cicli di clock necessari per portare a termine l'esecuzione completa del codice.
Soluzione:
Evoluzione
pipeline per le prime 6 istruzioni eseguite
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1 |
2 |
3 |
4 |
5 |
6 |
7 |
8 |
9 |
10 |
11 |
12 |
13 |
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loop: |
LW |
$1,0($2) |
IF |
ID |
EX |
MEM |
WB |
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ADDI |
$1,$1, 1 |
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IF |
ID |
ID |
EX |
MEM |
WB |
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SW |
$1, 0($2) |
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IF |
IF |
ID |
ID |
ID |
EX |
MEM |
WB |
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ADDI |
$2,$2, 4 |
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IF |
IF |
IF |
ID |
EX |
MEM |
WB |
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SUB |
$4,$3,$2 |
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IF |
ID |
EX |
MEM |
WB |
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BENZ |
$4, loop |
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IF |
ID |
EX |
MEM |
WB |
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non preso/preso |
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IF |
IF |
IF (preso: LW R1,0(R2) |
ID |
Notare che la SW deve aspettare che $1 sia scritto perché non è previsto un circuito di bypass in grado di catturare l'uscita della ALU della istruzione ADDI precedente (fase EX) e di portare il dato in ingresso alla memoria durante la fase MEM di SW.
Il numero totale di cicli è calcolato come segue:
numero di iterazioni del ciclo =
(396/4) = 99
numero cicli di clock per eseguire il codice = 98 * 11 (si sovrappone MEMBENZ della iterazione i con IFLW della iterazione i+1) + 1*13 = 1091
Se si considera che lo stadio WB di BENZ in effetti non fa nulla, i cicli sono 1090.